FPGA開發中的VHDL語言與Verilog HDL語言那個好學?各有什麼優缺點

2021-05-02 11:30:17 字數 2387 閱讀 2718

1樓:

一般來說現在工作上用verilog和用vhdl都沒有硬性要求,而且現在的開發軟體都可以相容兩種語言共同開發。建議先學習verilog,因為比較容易上手,而且很靈活,基本上常用的電路都能描述出來,等到能靈活運用verilog之後,有時間的話也可以學一下vhdl,畢竟以後同事可能會有用vhdl的,一起開發除錯,有必要懂得這個。至於什麼優點缺點,其實各有千秋吧,不能簡單的說某個語言在某個方面有優勢。

具體還有什麼問題,可以追問

2樓:但行耕耘莫問收穫

我的理解:如果你學過c,那麼verilog hdl語言更容易上手,它們很相似的,如果沒有那這兩種語言都差不多,我一直用vhdl做專案,這種語言結構嚴謹,基本編譯通過就能生成電路,適合做大型的設計,而這些特點正是verilog hdl語言所欠缺的,再說語言只是乙個工具,入門都比較容易,關鍵是你的邏輯思維能力,如何用語言去實現一些演算法

3樓:匿名使用者

相對來說,vhdl更加嚴謹、靈活性較差,但容易入手;verilog的話相對比較靈活,適合大型開發,但是在編譯時比不上vhdl。現在來說,學校教學一般使用vhdl,但是公司用的多的還是verilog。

建議初學者使用vhdl,學到一種嚴謹的習慣,再學verilog就相對簡單。

vhdl和verilog hdl兩種語言的具體不同

4樓:

這個問題不是兩三句就能解釋清楚的。

verilog在工業界通用些,vhdl在大學較多。

個人覺得vhdl比較嚴謹,veriloghdl格式要求松一些。

hdl特別是verilog hdl得到在第一線工作的設計工程師的特別青睞,不僅因為hdl與c語言很相似,學習和掌握它並不困難,更重要的是它在複雜的soc的設計上所顯示的非凡效能和可擴充套件能力。

在學習hdl語言時,筆者認為先學習veriloghdl比較好:一是容易入門;二是接受verilog hdl**做後端晶元的積體電路廠家比較多,現成的硬核、固核和軟核比較多。

小析vhdl與verilog hdl的區別

學習完vhdl後覺得vhdl已非常完善,一次參加培訓時需學習verilog hdl,於是順便「拜訪」了一下verilog hdl,才發現,原來verilog hdl也是如此高深,懵懂中發現verilog hdl好像較之vhdl要多一些語句,是不是verilog hdl就要比vhdl高階些?

在此先對vhdl與verilog hdl的發展歷程作乙個簡單的介紹。vhdl誕生於2023年。在2023年底,vhdl被ieee和美國國防部確認為標準硬體描述語言。

自ieee公布了vhdl的標準版本,ieee-1076(簡稱87版)之後,各eda公司相繼推出了自己的vhdl設計環境,或宣布自己的設計工具可以和vhdl介面。此後vhdl在電子設計領域得到了廣泛的接受,並逐步取代了原有的非標準的硬體描述語言。而verilog hdl是由gda(gateway design automation)公司的philmoorby在2023年末首創的,最初只設計了乙個**與驗證工具,之後又陸續開發了相關的故障模擬與時序分析工具。

2023年moorby推出它的第三個商用**器verilog-xl,獲得了巨大的成功,從而使得verilog hdl迅速得到推廣應用。2023年cadence公司收購了gda公司,使得veriloghdl成為了該公司的獨家專利。2023年cadence公司公開發表了verilog hdl,並成立lvi組織以促進verilog hdl成為ieee標準,即ieee standard 1364-1995。

由於gda公司本就偏重於硬體,所以不可避免地verilog hdl就偏重於硬體一些,故verilog hdl的底層統合做得非常好。而vhdl的邏輯綜合就較之verilog hdl要出色一些。所以,verilog hdl作重強調積體電路的綜合,而vhdl強調於組合邏輯的綜合。

所以筆者建議,你作重於積體電路的設計,則只需verilog hdl就可以了,若你要進行大規模系統設計,則你就必須學習vhdl。

另外,學習過verilog hdl的朋友應該知道,verilog hdl很具有c語言的風格,不能說「所以」,但結果差不多,也具有c語言一樣的不嚴密性。所以在硬體電路設計時就得有相應的考慮

以上是我去年學數邏在網上查到的 希望對你有所幫助

5樓:匿名使用者

我剛來公司,公司用verilog語言,怎麼說呢,verilog語言和c語言挺接近的,而且大部分公司都用verilog語言。用vhdl應該少一些。

6樓:匿名使用者

自己的體驗,兩種語言的正真不同,我就不說了,網上能搜到很多答案。

看你具體應用吧,verilog 比較快入門,vhdl網上資源比較多,可以搜到很多原始碼,比如opencore之類的。夏宇聞的書很好

7樓:

還是學verilog hdl,用的廣一些。

程式語言和開發環境的區別是什麼,程式語言與程式設計師有什麼區別

開發環境是用來編譯程式的。因為電腦不識別高階程式語言。開發環境是乙個整合環境,用來編譯 執行你編寫程式的,將 人 的高階語言的程式編譯為 計算機 可識別的 它好比是乙個工具箱 轉換器 程式語言是 人 使用的語言,製作出各種各種的 菜 必須用這個 工具箱 轉換,使計算機去執行它。一般環境的使用看看軟體...

MIS開發中,如何協調人與系統的關係

鈄育普微 在資訊處理中,要充分考慮人既是系統的使用者,又是系統的組成部分這個特點,應努力寶石人和計算機之間的和諧。主要從以下幾個方面著手 一 人性化介面。二 人與機器的合理分工。三 提高終端使用者的計算能力。資訊處理與人的關係還表現在系統開發和應用的過程中。由於管理資訊系統的應用必然會對組織的管理方...

彙編與c語言在程式編寫和開發流程有哪些異同

組合語言是一種用文字助記符來表示機器指令的符號語言,是最接近機器碼的一種語言。其主要優點是占用資源少 程式執行效率高。但是不同的cpu,其組合語言可能有所差異,所以不易移植。c語言是一種結構化的高階語言。其優點是可讀性好,移植容易,是普遍使用的一種計算機語言。缺點是占用資源較多,執行效率沒有彙編高。...