1樓：開心小情獸
你說的兩個模組之間的例項化吧，在圖形上就是用線連起來，我教你。
我們可以舉個簡單的例子：
比如有兩個模組定義為：moudle a和moudle b
其中a模組有乙個輸出訊號設為：output a1，a2;
b模組有乙個輸入訊號設為：input b1，b2;
那麼當我們需要將a1,a2連到b1,b2（用debussy看的話也就是一條連線），這個就要例項化a和b這兩個模組，具體是這麼寫的：
b b_lianjie（
b1 (a1)，
b2 (a2)
）這段**放到a模組的最後，endmoudle之前就行。
其中b_lianjie是我們自己隨便起的例項化的名字，b指的是呼叫b這個模組進行例項化。
如要將這段**放到b模組裡，那麼就得呼叫a模組來例項化：
a a_lianjie（
a1 (b1)，
a2 (b2)
）這樣就把我們需要連線的兩個模組連到一起了，訊號多了也是一樣的，繼續把訊號對應填到括號裡就行了。
如果還有不明白的，可以繼續問我。verilog設計我做了2年了，呵呵。
2樓：過振強項雯
verilog就是一門語言.寫好程式,編譯,**,綜合....
程式設計可用ultraedit
編譯**可用modelsim
綜合就多了.如syplify
isequartus等
verilog程式設計問題 5
3樓：匿名使用者
主要問題是組合邏輯閉環問題，既有y=u，又有u=y。
verilog程式設計問題，請高手解答疑惑，我的程式**出現了錯誤？
4樓：幻劍生
end後面不能加分號，always不能巢狀。還有提問的話最好把錯誤提示貼上來
verilog程式設計出現問題
5樓：匿名使用者
initial 最好不要再程式裡面用 #10也是，看著像testbench似的
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關於學習verilog的問題，高分懸賞！希望大家幫助
首先，我是一名fpga程式設計人員，並不是什麼外行 我逐點回答 1.verilog並不難學，只要肯下功夫，3個星期就能入門，主要還是要多動手程式設計 2.參考書一般就兩本 1 夏宇聞編 verilog數字系統設計教程 2 美 j.bhasker 編寫的原名為 a verilog hdl primer...