1樓：匿名使用者
檢測了，除少個分號，沒錯啊。。。module tr (cont,d,dp);
input cont;
input d;
output dp;
assign dp=cont ?d:1'bz ;
endmodule
2樓：匿名使用者
「output dp」 的後面丟了乙個分號 ！
問一下verilog中三態門的實現問題。
3樓：匿名使用者
一般對於雙向的資料匯流排來說，在系統中會有多個裝置來驅動它的現象。
如果乙個裝置不用總路線時，不把它驅動為高阻態，在另乙個裝置要使用資料線時，就會出現多驅動的現象，在電路上會出現半高的電平，從而不知道這資料到底是1還是0了。
所以你注釋掉的那一句其實是非常有必要的。
所以這一句af_data <= qout; 是不能這樣寫的。
還是得用這種，匯流排使能加中間變數的方法。
assign af_data = (!data_dir)?qout:8'bzzzzzzzz;
4樓：匿名使用者
inout [7:0] af_data;
改為 inout reg [7:0] af_data; 就可以了
已測試過，望及時採納
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