1樓：匿名使用者
r在哪？ vs 在哪？ 啥都看不見，神仙也答不出呀！
某一組合邏輯電路，如圖所示，試分析其邏輯功能，！麻煩用步驟（1寫表示式2化簡3列真值表4分析功能
2樓：慕菀雪宸
將真值表中函式值等於1的變數組合選出來；對於每乙個組合，凡取值為1的變數寫成原變數，取值為0的變數寫成反變數，各變數相乘後得到乙個乘積項；最後，把各個組合對應的乘積項相加，就得到了相應的邏輯表示式。
例1120
試根據表z1112，寫出相應的邏輯表示式。
從表中看到，當a＝0、b＝1時，y＝1；當a＝1、b＝0時y＝1。因此可寫出相應的邏輯表示式為：
y＝b＋a
真值表還可用來證明一些定理。
例1121
試用真值表證明摩根定理=+
證：設上式左邊
＝y1，右邊＝y2，分別列出相應的真值表如表z1113所示：
比較y1和y2，證得=+。
例1122
試用真值表證明a＋ab=a。
證：令a＋ab＝y1，a=y2，列出真值表如z1114所示。
比較y1和y2，證得a＋ab=a。
3樓：
y = ' 因為在電腦上打不出「非」的符號，只能以（』）表示= ' 注：(ab)' = a'+b', (a')' = a
= ' 注：ab + a' = b + a'
= (bc+a')' + (ac+b')' + (ab+c')'
= (bc)'a + (ac)'b + (ab)'c 注：(a+b)' = a'b'
= (b'+c')a + (a'+c')b + (a'+b')c= ab' + ac' + a'b + bc' + a'c+b'c= (ab'+a'b) +(ac'+a'c) +(bc'+b'c)= (a⊕b) +(a⊕c)+(b⊕c)
4樓：黑豹
y = ( ( a (abc)' )' * (b (abc)' )' * (c (abc)' )' )'
= a (abc)' + b (abc)' + c (abc)'
= (a + b + c) (abc)'
= (a + b + c) (a' + b' + c' )= 0 + ab' + ac' + a'b + 0 + bc' + a'c + b'c + 0
= a⊕b + a⊕c + b⊕c
電路功能：a、b、c 至少乙個為 0 、乙個為 1 。
分析組合邏輯電路，並畫出其簡化的邏輯電路圖。 10
5樓：
組合來邏輯電路的設計與源分析過
程相反，其步bai驟大致如下：du
（1）根據對zhi電路邏輯功能的要求dao，列出真值表；
（2）由真值表寫出邏輯表示式；
（3）簡化和變換邏輯表示式，從而畫出邏輯圖。
組合邏輯電路的設計，通常以電路簡單，所用器件最少為目標。在前面所介紹的用代數法和卡諾圖法來化簡邏輯函式，就是為了獲得最簡的形式，以便能用最少的閘電路來組成邏輯電路。但是，由於在設計中普遍採用中、小規模積體電路（一片包括數個門至數十個門）產品，因此應根據具體情況，盡可能減少所用的器件數目和種類，這樣可以使組裝好的電路結構緊湊，達到工作可靠而且經濟的目的。
什麼是組合邏輯電路
6樓：喵喵喵啊
組合邏輯電路在邏輯功能上的特點是任意時刻的輸出僅僅取決於該時刻的輸入，與電路原版來的狀態無關。
權數位電路根據邏輯功能的不同特點，可以分成兩大類，一類叫組合邏輯電路（簡稱組合電路），另一類叫做時序邏輯電路（簡稱時序電路）。
時序邏輯電路在邏輯功能上的特點是任意時刻的輸出不僅取決於當時的輸入訊號，而且還取決於電路原來的狀態，或者說，還與以前的輸入有關。
擴充套件資料
在asic設計和pld設計中組合邏輯電路設計的最簡化是很重要的，在設計時常要求用最少的邏輯門或導線實現。在asic設計和pld設計中需要處理大量的約束項，值為1或0的項卻是有限的，提出組合邏輯電路設計的一種新方法。
與邏輯表示只有在決定事物結果的全部條件具備時，結果才發生。輸出變數為1的某個組合的所有因子的與表示輸出變數為1的這個組合出現、所有輸出變數為0的組合均不出現，因而可以表示輸出變數為1的這個組合。
組合邏輯電路的分析分以下幾個步驟：
1、有給定的邏輯電路圖，寫出輸出端的邏輯表示式；
2、列出真值表；
3、通過真值表概括出邏輯功能，看原電路是不是最理想，若不是，則對其進行改進。
7樓：sorry楊亞威
數位電路根據邏輯功能的不同特點，可以分成兩大類，一專類叫組合屬邏輯電路（簡稱組合電路），另一類叫做時序邏輯電路（簡稱時序電路）。組合邏輯電路在邏輯功能上的特點是任意時刻的輸出僅僅取決於該時刻的輸入，與電路原來的狀態無關。而時序邏輯電路在邏輯功能上的特點是任意時刻的輸出不僅取決於當時的輸入訊號，而且還取決於電路原來的狀態，或者說，還與以前的輸入有關。
8樓：100度男孩
數位電路bai根據邏輯功能的du不同特點，可以分成zhi兩大類，一類叫組合邏輯電路dao
（簡稱組專合電路），另一屬類叫做時序邏輯電路（簡稱時序電路）。組合邏輯電路在邏輯功能上的特點是任意時刻的輸出僅僅取決於該時刻的輸入，與電路原來的狀態無關。而時序邏輯電路在邏輯功能上的特點是任意時刻的輸出不僅取決於當時的輸入訊號，而且還取決於電路原來的狀態，或者說，還與以前的輸入有關。
組合邏輯電路是指在任何時刻，輸出狀態只決定於同一時刻各輸入狀態的組合，而與電路以前狀態無關，而與其他時間的狀態無關。 組合邏輯電路有半加器和全加器，編碼器和解碼器，資料選擇器等。
組合邏輯電路的輸入a、b、c和輸出f的波形如圖3.3所示： （1）列出真值表； （2）寫出邏輯函式
9樓：
f=a'bc'+abc'+abc=a'bc'+ab=b(a+a'c')=ab+bc'=[(ab)'(bc')']'
怎樣設計組合邏輯電路 15
10樓：柒月黑瞳
組合邏輯電路的設計與分析過程相反，其步驟大致如下：
（1）根據對電路邏輯功能的要求，列出真值表；
（2）由真值表寫出邏輯表示式；
（3）簡化和變換邏輯表示式，從而畫出邏輯圖。
組合邏輯電路的設計，通常以電路簡單，所用器件最少為目標。在前面所介紹的用代數法和卡諾圖法來化簡邏輯函式，就是為了獲得最簡的形式，以便能用最少的閘電路來組成邏輯電路。但是，由於在設計中普遍採用中、小規模積體電路（一片包括數個門至數十個門）產品，因此應根據具體情況，盡可能減少所用的器件數目和種類，這樣可以使組裝好的電路結構緊湊，達到工作可靠而且經濟的目的。
11樓：
這麼簡單的設計：
步驟：1.寫出真值表：（輸入a、b、c 輸出：f）2.根據真值表畫卡諾圖得出最簡表示式：
f=ab+bc+ac
3.把最簡表示式化簡成與非-與非式：
f= [（ab的非）與（bc的非）與（ac的非）] 的非4.根據以上與非-與非表示式畫圖。
寫出如圖所示組合邏輯電路的邏輯表示式，並列出對應的真值表。
12樓：籍綺戴嘉淑
自做先每閘電路輸端標示與輸入訊號關係式a經反相器a非反相器輸端標示a非類推終知道
f=根據f表示式變數真值表寫;
至於圖框邏輯閘電路都知道吧;
組合邏輯電路如圖所示，寫出其邏輯表示式，化簡，列出真值表並分
y ab a b ab a b a b y 0 0 1 0 1 0 1 0 0 1 1 1 邏輯功能為ab的同或運算 y ab a b ab a b y 0 0 0 0 1 0 1 0 0 1 1 1 邏輯功能就是實現ab相與 某一組合邏輯電路，如圖所示，試分析其邏輯功能，麻煩用步驟 1寫表示式2化...
試用如圖所示74ls151設計組合邏輯電路它接
將b2b1b0對應於晶元選擇端a2a1a0,然後檢視晶元真值表,圈選出a2a1a0 2,及a2a1a0 5的對應的 di 輸入端,把這些圈選出的 di 接高電平,即是 di 1 就是了 大學理工類都有什麼專業 10 理工類專業 數學與應用數學 資訊與計算科學 物理學 應用化學 生物技術 地質學 大氣...
圖所示一埠網路的等效電阻為,求如圖所示的一埠網路的等效電阻
中間電橋平衡,則對總電阻沒影響的,比值都是3 所以是等效阻值是2 那倆併聯 求如圖所示的一埠網路的等效電阻 等效電阻rab 15.284 詳細過程請看圖。萬變不離其宗,還是一樣的方法,只是細節不一樣。求一埠網路的等效電阻 等效電阻rab 16.78 詳細過程請看圖。由於存在受控源,所以只能用外施激勵...