1樓：無畏無知者
這個得看你的邏輯電路圖怎麼畫的；
通常的一般邏輯電路都不會指出具體的邏輯電路晶元，也不會標註上管腳序號的，而實驗線路圖都會指出採用什麼晶元，也就會標註上具體管腳序號。
數字邏輯電路設計中邏輯圖和實驗線路圖是一樣的嗎
2樓：攻略規律
邏輯圖只是把原理畫出來而已，實際如果是接整合塊的話，不同的整合塊在接的時候會有不同規定，比如哪只腳一定得接0，哪只腳得接下一塊整合塊的哪只腳。
數字邏輯中 邏輯電路圖 與 接線圖 有什麼不同
3樓：黑豹
邏輯圖表達的bai是系統的du邏輯功能，包括各個單元zhi的邏輯dao
結構，輸入、輸出訊號的名稱（內邏容
輯含義），各個部件之間的邏輯關係。讀懂乙個數字系統的邏輯圖，系統的原理就明白了。而要做出實際電路，可選擇的晶元很多。所以邏輯圖可以不包含晶元型號，也就沒有端子號（管腳）。
接線圖是標明各個單元、晶元的接線端子（管腳），元器件的名稱、型號（或者代號），以及其他一些必須註明的事項，裝配工看接線圖就可以焊接、組裝裝置，不需要掌握電路原理。
不是很複雜的電路，可以合二為一，裝配工組裝、工程師除錯、使用者維修都可以看懂。
4樓：舒心開朗
接線圖就是在邏輯電路圖的基礎上表明每根線分別接到哪
數位電路組合邏輯電路波形圖怎麼畫？有圖
5樓：匿名使用者
1、函式y簡化有問題
正解流程：
y1=ac，y2=bc，
y=(y1+y2)'=(ac+bc)'=[c(a+b)]'=c'+(a+b)'=c'+a'b'，而不是y=c'+(ab)' ！
2、y波形圖也存在誤差
正確作圖：
線路標註：
j1=q2，k1=q2' ，j2=k2=q1』；
按 qn=j *q' + k' * q；
則 q1n = q2，
初態 q1=q2=0；
第1個脈衝後，q1n = q2 =0，q2n = q1' *q2』+ q1 * q2 =1；
第2個脈衝後，q1n = q2 =1，q2n = q1' *q2』+ q1 * q2 =0；
第3個脈衝後，q1n = q2 =0，q2n = q1' *q2』+ q1 * q2 =0；
完成乙個迴圈
6樓：匿名使用者
函式y簡化也有問題，y1=ac，y2=bc，
y=(y1+y2)'=(ac+bc)'=[c(a+b)]'=c'+(a+b)'=c'+a'b'，而不是y=c'+(ab)' ！
波形圖後部份也有錯誤！
7樓：黑豹
y = ( ac + bc )'
= ( (a+b) c )'
= ( (a'b')' c )'
= a'b' + c'
原題目化簡錯了。題目出的也差勁，a、b、c 在同一時刻變化。
8樓：小溪
化簡前後的真值表應該一樣，否則化簡有誤。
數字邏輯中如何畫電路的時序圖，有什麼規則嗎？
9樓：黑豹
時序邏輯的輸入訊號較多，容易遺漏輸入訊號，畫時序圖的關鍵點是掌握時鐘的觸發方式（上沿、下沿、電平），在時鐘的有效時刻，各個輸入端的狀態確定了輸出狀態，對照狀態表就可以知道輸出值。
如清零、置位、預置等訊號，有同步的、有非同步的，非同步的是立即生效，同步的要在時鐘有效瞬間生效。
有的輸出通過邏輯門再反饋到輸入，如果輸入是同步方式，這個反饋訊號就要等下乙個時鐘有效時刻才起作用，這個細節在設計 n 進製計數器時要特別注意。
10樓：匿名使用者
呵呵 電路圖的時序圖 聽上去很彆扭啊 一般都是 電子器件有時序圖主要是畫引腳定義 然後是各個時間段 高地電平變化 各個引腳的變化 可以參考 時鐘晶元 的時序畫
數字邏輯電路與系統設計,數位電路與邏輯設計應該怎麼學求好的學習方法。。。。
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時序邏輯電路分析和設計,時序邏輯電路分析和設計
組合邏輯電路的輸出只取決於當前的輸入值 而時序邏輯電路的輸出,不僅取決於當前的輸入值,還與當前電路所處的狀態有關。因此,一般說來,時序邏輯電路中一定包含有記憶元件,例如觸發器 暫存器等等。時序邏輯電路的設計方法是什麼?第一步 原始狀態bai圖和原du始狀態表的建zhi立。第二步 狀態化dao簡。第三...
數字邏輯電路中畫電路的時序圖怎麼確定CLK是0還是1阿
作為乙個邏輯模組的時鐘訊號，是明確的，週期固定，占空比固定 畫其波形時，習慣上是先從低電平起，至於要畫幾個週期，就看要畫幾個輸出量，盡量看到這些輸出量都至少有個狀態的變化 clk端子有小圓圈的是下降沿有效 沒有小圓圈的是上公升沿有效 根據元器件的工作模式確定 這個很好判別，clk波形高電平為1低電平...