1樓：
首先謝謝大家對此問題的關注。我用的是xilinx ise 軟體並把電路圖設為了頂層檔案，我已經找到了一種方法解決這個問題，但同時還是出現乙個小問題，無法**。希望各位高手賜教。
我的解決方法是：
在開始建工程時同乙個模組必須是電路圖模組，系統會自動將其設為頂層檔案，在這的基礎上再加模組就沒有上述問題了。但就是不能**了，**時要麼提示出錯，但下到開發板上能正常執行。不知道為什麼？
。原因：送話器受潮，導電膠接觸不良。主要是講
要用ise編寫程式，用fpga呼叫g**模組，具體如何操作啊？求助大神 10
如何用ise軟體將verilog語言編寫的程式轉換為電路圖？謝謝!
2樓：搞嚇公尺飛機
電路圖？你是說rtl級圖麼？
可以在綜合下面的分類中找到這一選項，點synthesize前面的+號，版下面有view rtl schematic,雙擊後彈
權出乙個嚮導，選擇第一項，然後把彈出視窗的所有+號都開啟，選中所有內容，點add，然後就可以create schematic了
3樓：慈航靜士
既然是rtl級的程式設計，你再回看電路圖？不知意圖？
如果做後端的綜合和dft或是形式驗證也許有必要
4樓：
rtl級的原理圖看起來還不如直接看verilog呢
verilog 我在乙個頂層模組裡建了兩個小模組 ,為啥rtl檢視裡邊只看見乙個模組
5樓：匿名使用者
看綜合後的警告，你這個問題可能a模組沒有被綜合進去，具體檢視rtl吧
6樓：匿名使用者
問下是如何解決的呢。我也遇到這種情況了
verilog hdl初學者，遇到乙個問題，關於模組呼叫的
7樓：杜仲杜仲杜仲
always語句裡面是不能呼叫另乙個模組的，其實這個問題的產生是因為你沒有理解硬體中各個部分是並行執行的這個特點，你的思維方式屬於軟體的思維方式。
一段用verilog編寫的testbench程式，不知道有什麼錯誤。
8樓：
你把這句移出initial看看,即放在endmodule前. 我也不確信,試試看吧.
forever
#50 clk=~clk;
9樓：匿名使用者
你給clk賦個初值，看看能行不
verilog 如何設定頂層模組及其子模組
10樓：執劍映藍光
在quartus直接新建乙個.v檔案。。。在top層把新建的模組呼叫即可
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