1樓：網友
資料流描述是指根據訊號之間的邏輯關蘆臘系，採用持續賦值語句描述邏輯電路的方式。通過觀察是否使用assign賦值語句可以判斷是否有數鄭大據流描述。
在資料流描述方式中，還必須藉助於hdl提供的一些運算子。如算術運算子：加（+）減（-）等；關係運算子：
大於陪叢滑（>）等於（==不等於（！=等等；按位邏輯運算子：邏輯與（&&邏輯或（||等；按位邏輯運算子：
按位與（&）按位或（|）等等；條件運算子：cond_expr ? expr1 :
expr2；以及連線運算子：。
通過將這些運算子嵌入到連續賦值語句中，可以形成比較複雜的連續賦值語句，用來描述一些較複雜的線網變數的產生過程（即線網變數的行為）。
下面哪個不是vhdl常用的描述風格，a，行為 b，結構化 c，資料流 d，邏輯
2樓：個人紅果果
三種風格即行為描述、結構體描述、資料流描述。 下面給你舉個例子，你就明白了。 這是乙個兩位相等比較器的例子 entity equ2 is port(a,b:
in std_logic_vector(1 downto 0); equ:out std_logic); end equ2; -結構體結構描述：用元件例化。
如何區分verilog中的建模方式
3樓：帳號已登出
verilog hdl 有多中描述風格，具體可以分為：結構描述，資料流描述，行為描述，混合描述。
結構描述是指通過呼叫邏輯滲裂原件，描述它們之間的連線來建立邏輯電路的verilog hdl模型。這裡的邏輯元件包括內建邏輯閘、自主研發的已有模組、商業ip模組。所以結構描述也分為門級結構描述和模組級結構描述。
通過觀察是否有功能模叢族閉塊或原語的例項化可以判斷是否有結構描述。
資料流描述是指根據訊號之間的邏輯關係，採用持續賦值語句描述邏輯電路的方式。通過觀察是否使用assign賦值語句可以判斷是否有資料流描述。
行為描述是指只注重實現的演算法，不關心具體的硬體實現細節。這與c語言程式設計非常類似。通過觀察是否使用initial 或always語句塊可以判斷是否有行為描述。
混合描述是指以上幾種描述方法都存在的一種描述方式。具體在乙個工程中，不可能只是用單獨哪一種描述方式，一般都是各種描述方式的混合。
邏輯電路的結構描述側重於表示乙個電路由哪些基本元件組成，以及這些基本元件的相互連線關係。邏輯電路的資料流描述側重於邏輯表示式以及verilog hdl中運算子的靈活運用。邏輯電路的行為描述側重於電路的輸入輸出的因果關係（行為特性），即在何種輸入條件下，產生何種輸出（進行何種操作），並不關心電路的內部結構。
eda綜合工具能自動將行為描述轉換成電路穗改結構，形成網表檔案。當電路規模較大貨時序關係較為複雜時，通常採用行為描述方式進行設計。
在數位電路設計中，暫存器傳輸級（rtl）描述在很多情況下時鐘能夠被邏輯綜合工具接受的行為級和資料流級的混合描述。因此rtl級描述的目標就是可綜合，而行為級描述的目標就是實現特定的功能而沒有可綜合的限制。並不是所有的行為級描述都可以被綜合。
同樣是for語句，如果迴圈條件是常數，就是rtl的，如果是變數，就是行為級的。
組合邏輯電路設計（使用verilog hdl設計）：分別採用行為描述和結構描述設計乙個一位全加器。
4樓：網友
我明天eda考試了，哈哈。
5樓：網友
行為描述和結構描述互換吧。
verilog設計的描述風格有哪幾種
6樓：wlc天使的眼淚
有三種，結構描述，資料流描述，行為描述。
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